发布日期：2025-02-05 浏览次数：0
图1：晶体管发展历史电子学的历史通常由三种主要的电子器件构成——真空管、双极结晶体管（BJT）和金属氧化物半导体场效应晶体管（MOSFET），如图1所示。前两种器件在推动现代计算机发展中发挥了重要作用；然而，过去六十年来，尤其是互补金属氧化物半导体（CMOS）技术的兴起，真正点燃了信息技术的爆炸性发展，使其成为现代人类文明的强大引擎。MOSFET在超大规模集成（VLSI）应用中的最大优势在于其物理尺寸的持续缩小推动了成本、性能、能耗等各项重要指标向高效性发展。此外，CMOS的“场效应”特性以及包含n型和p型MOSFET的互补电路拓扑使其具有超低漏电功耗，这使得CMOS在低功耗应用中极具优势。因此，解决了硅（Si）/二氧化硅（SiO2）界面（陷阱）问题后，这一早期瓶颈，CMOS技术迅速超过了双极晶体管，在不断增长的数字市场中占据了主导地位，为基于VLSI的信息技术时代铺平了道路。至今，CMOS技术已在数字VLSI行业服务超过半个世纪，并已缩小到小于10纳米的技术节点。然而，缩小的道路并不平坦。从设备尺寸进入1微米范围以来，短沟道效应（SCEs）等诸多挑战一直困扰着CMOS技术。缩放挑战"MOSFET的缩放带来了诸多好处，但也引发了许多技术挑战。"图2. 在MOSFET中的四种主要漏电机制首先，随着晶体管尺寸的减小，一些不利影响变得更加明显，从而限制了其性能和能效。其中，漏极效应，即源漏电流的泄漏现象，尤为突出。尺寸缩小导致电子在通道中的流动受到限制，进而增加了漏极效应。这不仅影响了晶体管的开关速度，还可能导致电流的不稳定，从而影响器件的可靠性和一致性。其次，寄生电阻和电容的增加也对晶体管性能产生了显著影响。随着晶体管尺寸的减小，与其相连的电极、源漏区域等的尺寸也随之缩小，导致寄生电阻的增加。这使得电流在器件中的传输变得更加复杂，限制了晶体管的响应速度和电流驱动能力。此外，寄生电容的增加影响了晶体管的高频性能，导致信号衰减和噪声增加，进而影响信息传输的质量。此外，随着晶体管尺寸的缩小，泄漏电流在器件中的占比逐渐增加，导致功耗增加。泄漏电流不仅浪费能量，还可能引发器件发热问题，影响其可靠性和寿命。具体影响如下：栅极效率下降随着FET栅极长度的缩短，源漏电容(Cs/d)可能与栅电容(Cgox)相当，即源极和漏极开始与栅极共同控制通道电势，从而降低了SS（亚阈值摆幅），这是尺寸效应（SCEs）的主要表现。漏极诱导势垒降低（DIBL）是量化SCE的另一指标。顾名思义，DIBL随着漏极偏压的增加而降低通道相对于源极的势垒电势，从而降低阈值电压Vth，这导致输出特性中出现非理想的电流饱和（通过输出电阻Ro量化）。寄生电阻和电容FET的缩放要求整个器件长度（包括栅极、接触和间隔长度，称为接触栅间距CGP）一起缩小。因此，寄生电阻（如接触电阻Rcontact、源/漏片电阻Rsheet以及源/漏区域内由电流拥挤引起的电阻Rcrowd）和寄生电容（主要由栅极与源/漏接触之间的侧向电容和重叠电容Cfrin/Cov组成）不断增加，从而开始削弱缩放所带来的好处。泄漏电流随着缩放的持续，MOSFET的低功耗优势开始受到泄漏电流的侵蚀，主要来源于四个方面（机制如图3b所示）：栅极泄漏，包括导向隧穿（DT）、Fowler–Nordheim（FN）隧穿和热载流子（HC）注入；通道泄漏，包括由DIBL增强的亚阈值（sub-Vth）泄漏和源到漏直接隧穿（SDT）泄漏；以及结泄漏，以反向偏置二极管泄漏和栅诱导漏电（GIDL）形式存在，其中带到带隧穿（BTBT）起着关键作用。需要注意的是，随着通道厚度的减少和Vdd的降低，栅下的漏极耗尽区以及GIDL的垂直分量（指向通道表面）被抑制，仅剩沿通道方向的侧向分量。变异性问题大规模CMOS制造本质上是有缺陷的，且同时进行的缩放不可避免地引入了通道和介质厚度、通道长度、掺杂密度、栅极材料颗粒度等方面的变异。这些变异会反映在器件的电气特性中，如Ion/off和Vth。随着器件尺寸（CGP）的持续减小，以及制造过程（如光刻）的日益复杂，控制和考虑制造过程变异已成为任何技术可行的关键因素。可靠性问题在超缩小的MOSFET中，垂直和水平电场变得更强，这不可避免地对器件施加压力并降低其可靠性。此外，采用高介电常数金属栅（HKMG）替代SiO2/多晶硅栅极堆栈，也引入了进一步的器件可靠性问题。栅介电层和通道/介电层界面的降解机制，如时间依赖的介电击穿、偏置温度不稳定性和热载流子注入等，需要重新审视。现代CMOS缩放传统MOSFET的缩放方法主要依赖于减小氧化层厚度以及源极、漏极和基底掺杂剖面的工程设计及掺杂特性上，但最终受到栅氧化层大泄漏电流的限制。幸运的是，现代MOSFET的缩放一定程度上解决了这一问题，引入了新材料和器件架构，如应变通道、高介电常数金属栅（HKMG）、绝缘体上硅（SOI）和鳍式场效应晶体管（FinFETs）等，以抑制短沟道效应及其他不利影响。载流子输运工程：为了在相同的器件尺寸和供电电压下实现更好的器件性能，期望实现更高的载流子速度。然而，如果目标是保持相同的器件性能，更高的载流子速度可以减轻器件尺寸缩放的限制，并/或实现更低的工作电压，从而降低能耗。第一条途径是应变工程。将应变引入硅晶格，从而修改硅的能带结构，是其中一种方法。早期通过在放松的硅-锗（SiGe）虚拟基板上外延生长薄硅通道引入双轴全局应变的尝试，面临着两个关键的工艺集成挑战：（1）无法为n型和p型晶体管提供最佳的应变配置；（2）SiGe层在应变硅中引入了大量缺陷。随后，开发了更适合集成的局部应变技术，包括栅帽应变器（拉伸应变）和在凹陷的源/漏中嵌入SiGe（压缩应变），以分别增强电子和孔的迁移率。这两种技术已被业界以互补的方式应用于高性能CMOS逻辑中。另一个替代方案（正在研发中）是使用高迁移率材料来替代硅通道。然而，鉴于硅制造技术的成熟，使用任何其他材料作为主要基板并不现实。因此，任何潜在的新通道材料面临的第一个挑战是与硅基板的工艺集成。锗（Ge）和III-V族材料（特别是铟镓砷（InGaAs））以其高电子和孔迁移率而闻名，且其晶格常数与硅（约5.43 Å）相差不大，因而在一定程度上减轻了工艺集成的挑战。因此，这两种材料被认为是有前景的后硅通道材料。然而，任何通道材料面临的另一个挑战是缺乏能够与之形成良好界面的高质量栅氧化物/绝缘体，如硅/硅氧化物系统。在这方面，锗以低锗含量的SiGe合金形式用于通道，因此仍可使用高质量的热SiO2。III-V材料无法利用调谐良好的硅/硅氧化物界面，因此大规模的界面态密度影响了III-V通道MOSFET的性能和可靠性。III-V材料的低带隙要求Vdd较小以避免GIDL泄漏电流，这限制了Vod，从而影响器件性能。与硅相比，III-V材料较大的介电常数也是缩放的一个不利因素。此外，III-V材料超低的电子有效质量虽然有助于迁移率，但也引入了态密度（DOS）瓶颈，并且在20纳米栅长时开始出现大规模SDT泄漏。总结而言，III-V FET的高性能在很大程度上依赖于III-V材料的超低有效质量，但这也阻碍了其进一步缩放。超越摩尔定律的集成路径在CMOS缩放的历史中，大多数努力集中在缩小MOSFET特征尺寸和优化逻辑芯片的平面面积利用上，包括“2.5D”芯片模块，这是一种遵循摩尔定律的封装技术。然而，有一天我们可能会发现，由于制造难度、成本以及功率密度的限制，MOSFET的物理尺寸缩小和器件集成密度的增加已停止。在这方面，逻辑芯片的垂直空间尚未得到充分利用。尽管FinFET和NW、NS FET可以被视为此类努力的一种，但它们仅对提高器件电流和电场效应有益，而在超越某一点上增加器件集成密度方面并无帮助。三维集成被认为是增加器件密度的一种实用方法，这种集成可以在垂直空间堆叠设备（通常是以互补方式）或芯片。除了密度缩放的优势外，3D集成电路还可以显著减少互连延迟和功耗。三维集成可以通过多种路径实现，包括线焊接和/或翻转芯片基础的3D封装、通过硅通孔（TSV）基础的3D芯片/晶圆堆叠，以及单体3D集成（m-3D）。在这三者中，m-3D 是最理想的方法，因为它具有较大的层密度和高地方连接性设计可能性。尽管m-3D面临热预算和散热问题，但在克服这些挑战方面已经取得了进展，例如通过固相外延再生在600°C以下激活掺杂剂、使用电源分配网络冷却3D集成电路，以及采用高导热性的氮化硼（hBN）夹层绝缘体。三维集成是一项包容性技术，最终可以演变为异构3D集成，其中不同材料（如二维材料和硅）、设备和功能的非常不同系统可以在垂直和横向方向上集成在一起，从而构建一个超强大且节能的系统级芯片（SoC）或异构芯片组（Chiplet）。然而，器件和电路架构的设计仍然是革命性3D集成电路设计的核心优先事项，例如最近展示的0.5T0.5R混合电阻式随机存取存储器（RRAM），它不仅允许“内存计算”等计算范式，同时专门设计以同时提供更高的横向和垂直堆叠密度。超越冯·诺依曼计算信息技术从未停止演变，除了为通用高性能计算设计的经典计算机外，神经形态计算和量子计算正在积极开发，预计将在某些领域（如化学反应模拟或人工智能和机器学习）带来前所未有的优势，这些领域对于传统的冯·诺依曼计算机而言计算强度或功耗都过于巨大。所有这些计算模式都共同要求具备超高紧凑性和超低泄漏的晶体管，以及高电流驱动能力、鲁棒性和能效，无论是作为核心元件、支持元件还是接口元素。鉴于这些期望的特性，可以合理地认为，晶体管的缩放和演变将永不停止，摩尔定律在可预见的未来将继续伴随我们。
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